SemiAnalysis : Le véritable fossé défensif de TSMC ne réside pas dans le procédé de fabrication, mais dans l’écosystème EDA/IP

Le 8 juillet, le célèbre institut de recherche en semi-conducteurs SemiAnalysis a publié huit tweets soulignant que le véritable avantage concurrentiel de TSMC, difficile à reproduire, ne réside pas dans les procédés avancés, la lithographie EUV ou le rendement, mais dans l’écosystème EDA et IP construit autour des usines de fabrication de wafers.

L’institut considère que le marché attribue depuis longtemps l'avantage de TSMC à l'optimisation PPA (Performance, Puissance, Surface), mais le facteur décisif quant à la fidélité des clients est la capacité du système de gestion des risques de conception à migrer avec la fab. L’écosystème de TSMC réduit continuellement le risque de tape-out pour ses clients, tout en augmentant fortement le coût global de changement de fournisseur.

Ainsi, Samsung Foundry et Intel Foundry sont confrontés à une concurrence non seulement au niveau des procédés, mais surtout à une rivalité d’écosystèmes. Les clients ne changent pas facilement de fabricant uniquement parce que la concurrence promet un meilleur PPA ; leur volonté de migrer dépend de la portabilité complète des outils de conception et des actifs IP.

De 3 000 à 93 000 : la bibliothèque IP certifiée, barrière écologique

SemiAnalysis estime que la principale manifestation de la défense de TSMC est l’expansion constante de son écosystème IP certifié.

Selon les données, la plateforme TSMC Open Innovation Platform (OIP) a intégré Synopsys, Cadence, Arm, Rambus, Alphawave et d’autres fournisseurs EDA et IP dans un réseau unique de tape-out pré-validé. La taille de sa bibliothèque de silicons IP certifiés est passée d’environ 3 000 en 2010 à 93 000 en 2025, multipliée par plus de 31 en 15 ans, couvrant des modules clés tels que SerDes, HBM, PCIe, UCIe, interfaces mémoire et l’interconnexion Chiplet.

Ces IP pré-certifiés réduisent considérablement le risque de conception pour les clients lors du tape-out chez TSMC, tout en augmentant significativement les coûts de migration vers d’autres fabs.

SemiAnalysis indique que cela constitue un mécanisme de rétroaction positive qui s’accentue : Les usines de wafers renforcent la fidélité de leurs clients grâce à l’écosystème EDA/IP, tandis que les fournisseurs EDA, grâce à la certification des procédés, attirent davantage de projets de conception, consolidant ainsi leur position sur le marché. Ce que Samsung et Intel doivent réellement reproduire, ce n’est pas seulement un procédé avancé, mais ce cycle écologique accumulé sur le long terme.

Un marché de 18 milliards de dollars, trois géants posent les bases du secteur

Derrière cet écosystème se cache une industrie EDA hautement concentrée. Selon les statistiques de SemiAnalysis, la taille du marché mondial EDA et IP sera d’environ 18 milliards de dollars en 2025, et devrait atteindre 28 à 30 milliards de dollars d’ici 2030.

Parmi eux, Synopsys, Cadence et Siemens EDA représentent ensemble plus de 85 % du marché. Selon les résultats de l’exercice 2025, Synopsys (incluant Ansys) affiche un chiffre d’affaires d’environ 8 milliards de dollars, Cadence environ 5,3 milliards, Siemens EDA entre 2,2 et 2,5 milliards.

Au cours des dix dernières années, l’industrie EDA a connu une croissance continue, avec un taux de croissance annuel composé d’environ 13 %, nettement supérieur à la croissance des investissements en R&D des semi-conducteurs sur la même période. Depuis 2018, l’écart s’est encore creusé, principalement en raison du développement des puces AI, de la complexité accrue de la validation des procédés avancés et de la forte croissance de la demande en simulation matérielle.

SemiAnalysis cite le PDG de Synopsys, Sassine Ghazi, qui affirme que la complexité de conception apportée par l’IA pousse la proportion des dépenses R&D dans les ventes de l’industrie de 6 % à 9 %, profitant aux fournisseurs EDA par l’expansion des budgets R&D, l’augmentation des étapes de validation, le développement des outils de conception assistés par IA et le renforcement du pouvoir de fixation des prix sur les procédés avancés.

Ce qui retient vraiment les clients, c’est le risque de conception, pas le PPA

Selon SemiAnalysis, l’essentiel de la compétition sur les procédés avancés, ce ne sont pas les indicateurs de performance, mais le risque de conception.

Le rapport indique qu’au niveau des nœuds avancés, le coût d'un tape-out supplémentaire peut atteindre 50 à 100 millions de dollars, entraînant un retard de lancement de 6 à 12 mois du produit. Ainsi, pour les grandes entreprises de conception de puces, réduire le risque d’échec de conception est souvent plus important que l’amélioration de quelques points de PPA.

De la synthèse RTL, au placement et routage, en passant par l’analyse de clôture et la validation physique, le flux de conception de puces moderne forme une chaîne d’outils hautement couplée. Tout changement dans un outil EDA clé peut obliger à reprendre l’intégralité du processus de validation. Le rapport souligne : "C’est tout le processus en lui-même qui constitue la barrière."

De même, les modules IP tels que SerDes, HBM, PCIe certifiés par TSMC sont profondément liés aux kits de conception de procédé (PDK). Si un client souhaite migrer son ASIC phare vers une autre fab, il devra non seulement reconstruire sa chaîne d’outils EDA, mais aussi revérifier de nombreux IP.

Ainsi, SemiAnalysis considère que le réel avantage concurrentiel de TSMC n’est pas un unique procédé avancé, mais un ensemble composé de la certification EDA, de la validation IP et du PDK, formant un véritable "système de gestion des risques de conception".

Les concurrents ne poursuivent pas que les nœuds avancés

Cela explique pourquoi la concurrence de Samsung Foundry et Intel Foundry est bien plus difficile qu’on ne l’imagine.

SemiAnalysis indique que même si les concurrents réussissent à réduire l’écart des indicateurs de procédé à l’avenir, ils devront encore reconstruire un réseau de collaboration avec les fournisseurs EDA et IP, fruit de dizaines d’années d’accumulation, ce qui est bien plus chronophage que l’amélioration des performances des transistors.

Le rapport prend l'exemple d’Intel Foundry, qui a récemment déplacé l’accent des clients externes de 18A vers 18A-P et de futurs nœuds, retardant ainsi la commercialisation des IP développés pour 18A et impactant les revenus d’IP des fournisseurs EDA concernés. Cela montre que tout changement dans la feuille de route d’une fab affecte non seulement la fabrication, mais aussi l’ensemble de la chaîne industrielle via l’écosystème EDA et IP, renforçant encore la dépendance des clients envers un écosystème mature.

SemiAnalysis estime que à l’ère des procédés avancés, la concurrence entre fabs ne se joue plus seulement sur les PPA, les EUV ou le rendement, mais sur qui peut construire un écosystème de conception complet où les clients "ne veulent pas migrer, et n’osent pas migrer". C’est là le véritable avantage de TSMC, quasi impossible à reproduire.